回覆 akitohk
嘩,你個粒行到8000 1:1,我都試下先。
evan11 發表於 2025-1-21 18:08 
8000 係行gear2,即係UCLK=2000 1:2 MCLK DDR5 8000(4000)
行8000因為UCLK可以1:1 FCLK, 咁個latency 可以好容易壓低,但bandwidth 唔高
你開頭6400講既1:1 係MCLK ddr5 6400(3200) = UCLK 3200,
雖然FCLK 唔可以1:1, 但拉高FCLK 就算唔同步都仲可以拉高bandwidth,可以抵消下latency 比較高
仲有另一樣就係8000個邊FCLK行2000,基本SoC電壓可以降到好低都ok
6400想拉高FCLK SoC電壓低極有限(真係視乎體質) |